Các thông tin về thế hệ PCIe 6.0 được nhắc tới nhiều lần, thông số kĩ thuật chi tiết cuối cùng của thế hệ này vẫn còn nhiều tháng nữa mới được công bố. Tuy nhiên, những bản dự thảo cuối cùng được phát hành cách đây khoảng năm tháng cho phép các nhà thiết kế chip và nhà phát triển IP bắt đầu triển khai công nghệ mới vào sản phẩm của họ vì không có tính năng mới nào được thêm vào hoặc sửa đổi. Tuần này, Synopsys đã giới thiệu giải pháp IP PCIe 6.0 hoàn chỉnh đầu tiên trong ngành cho phép các nhà sản xuất chip tích hợp giao diện mới vào thiết kế của của họ và được thực hiện dựa trên tiến trình 5 nm.
Gói DesignWare IP của Synopsys cho PCIe 6.0 bao gồm bộ điều khiển (với giao diện Synopsys hoặc tùy chọn giao diện AMBA 5/4/3 AXI của Arm's), giao diện vật lý (PHY) và IP xác minh. Giải pháp mà Synopsys đưa ra cho phép các nhà thiết kế chip đưa IP của bộ điều khiển và giao diện vật lý vào thiết kế trên tiến trình 5 nm của họ và sau đó xác minh rằng mọi thứ hoạt động chính xác bằng cách sử dụng IP xác minh được cung cấp. Băng thông bao nhiêu? Lên đến 128 GB / s trên giao diện x16 - theo mỗi hướng. Điều đó có nghĩa là giải pháp PCIe 6.0 có khả năng truyền dữ liệu lên đến 256 GB / s.
Bộ điều khiển hỗ trợ đầy đủ tốc độ truyền dữ liệu lên đến 64 GT / s mỗi chân, tăng từ 32 GT / s đối với PCIe 5.0 và 16 GT / s đối với PCIe 4.0. Nó cũng hỗ trợ điều chế biên độ xung với bốn mức tín hiệu (PAM4), sửa lỗi chuyển tiếp có độ trễ thấp (FEC), chế độ FLIT và trạng thái nguồn L0p – đây là tất cả các tính năng chính và mới của PCIe 6.0. Trên hết, bộ điều khiển DesignWare PCIe 6.0 của Synopsys cũng hỗ trợ các thuật toán DSP thích ứng riêng giúp tối ưu hóa khả năng cân bằng tương tự và kỹ thuật số để giảm thiểu 20% mức điện năng trên các giao diện chip-to-chip, riser card và bảng nối đa năng.
Nhận xét
Đăng nhận xét